Az AMD azt ígéri, hogy az év vége előtt "igazi" négymagos processzort fog demózni

beszélt itt valaki az AMD-ről?
Az Opteron esetén más miatt jobb az egy IC-re szerelt több processzormag. Ott ugyanis minden IC-n egy közös memóriavezérlő és az adott IC magjainak így saját lokális memóriája van. Ha a folyamat olyan magon fut, amelyiknek a lokális memóriájában van a folyamatnak lefoglalt memóriaterület is, akkor az elérés gyors. Ha viszont át kell nyúlnia a másik IC-re kötött memóriába, akkor a késleltetési időt megnöveli az, hogy a hypertransport linkeken keresztül a másik IC memóriavezérlőjétől el kell kérni az adatot. Tehát jobb az, ha sok mag van egy közös IC-n egy közös lokális memóriával, mint ha át kéne nyúlkálniuk egymás memóriájába az adatokért.
Ugye itt megint lehet variálni az kernel ütemező CPU affinitásával, hogy lehetőleg az CPU futtassa a taszkot, amelyik lokális memóriájába van allokálva a taszk memóriaképe, csak akkor van baj, ha a taszkok egyenetlenül terhelik a memóriát és az egyik folyamat nem fér bele az őt futtató CPU-ra akasztott memóriába. Meg aztán a többszálú alkalmazásoknál meg semmi sem segít, mert ott ugyanazt a memóriaterületet kell, hogy piszkálja a két CPU, tehát esélytelen, hogy megússzák az egymás memóriájába kotorászást.

De az igaz, hogy könnyebb összedrótozni a magokat. Talán a gyártási költségek is alacsonyabbak...
Ez nem igaz. A két mag egyszerű összedrótozását az Intel csinálta a Pentium D esetén, csak, hogy elmondhassa, hogy megelőzték az AMD-t kétmagos processzor kiadásában. A Pentium D-t inkább nem is kommentálnám, egy rohammunka volt az egész, tervezési szempontból úgy ahogy van egy nagyon rossz példa.
Az AMD esetén a memóriavezérlő és a Hypertransport vezérlők közösek. Tehát messze nem két összeragasztott magról van szó. Az L2 cache azért nem osztott náluk, mert többportos memóriát elég nehéz implementálni. Igazából már eleve egy nagyon nagy teljesítmény az Intel részéről, hogy mindössze ~20%-os hozzáférési idő növekedéssel (ha jól emlékszem a dothan 2MB-os nem osztott L2-je esetén 10 órajel, a Yonah 4MB-os osztott L2-je esetén 12 órajel a latency) sikerült megoldaniuk úgy, hogy közben ráadásul még meg is kétszerezték a cache teljes méretét. Ennek sajnos az volt az ára, hogy úgy néz ki továbbra is a régi elavult M/E/S/I cache koherencia protokollt használják, ami esetén az adat módosítás után a másik magnak átadása csak a memórián keresztül writetrough invalidate módon történhet. Ez meg gyakorlatilag olyan, mintha ott sem lenne az L2 cache. Az AMD ezzel szemben még az Athlon MP-nél bevezette (vagy inkább az EV6-os busszal együtt "örökölte" az Alpha-tól) a M/O/E/S/I protokollt, ami külön "Owned" állapottal jelzi, hogy az egyik L2 cache-ben módosított érték van, míg a többiben még az eredeti. Egy Snoop művelettel az értéket módosító CPU frissíteni tudja a többi processzor cachében tárolt értéket anélkül, hogy előbb a memóriába kellen írnia és a többi magnak onnan újra ki kellene olvasnia az új értéket. Namost ezt a protokollt elég nehéz adaptálni megosztott L2 cache-re, ráadásul az AMD exkluzív L1/L2 cache vezérlőt használ, ami szintén nehezíti a témát. Feltételezem az AMD ezért nem eröltette. Sőt, tudtommal nem is fogja, hanem helyette egy közös L3 cache-t akar bevezetni majd valamikor. Nyilván az L3 cache annyi előnnyel jár, hogy kevésbe kell gyorsnak lennie, mint az L2-nek, így több a mozgásterük a protokoll implementálása terén.
---
Az ember mindig szerepet játszik. Ha másnak nem, hát saját magának.