AVR core - folytatás - II. Regiszterek

Akkor tegyuk ezt rendbe egy kicsit. Az elso felismeres az az hogy a klasszik 8-bites AVR az legyen inkabb egy 16-bites architektura ugy hogy a legtobb muveletet azt inkabb korlatozottan, egyszerre csak 8 biten hajtjuk vegre[1]. Igy akkor elso lepeskent legyen a "register file" a fenti helyett inkabb egy

reg [15:0] GPR [0:15];

jellegu tomb, illetve az egyes source regisztereket a korabbi

.... [4:0] Rd;
.... [4:0] Rr;
wire [7:0] GPR_Rd = GPR[Rd];
wire [7:0] GPR_Rr = GPR[Rr];

helyett

wire [7:0] GPR_Rd = Rd[0] ? GPR[Rd[4:1]][15:8] : GPR[Rd[4:1]][7:0];
wire [7:0] GPR_Rr = Rr[0] ? GPR[Rr[4:1]][15:8] : GPR[Rr[4:1]][7:0];

modon erjuk el. Ugyanaz, de megis mas. A 16-bites muveleteknel (indexeles, ADIW/SBIW es MOVW) meg kozvetlenul GPR[RR] ill. GPR[RD] modon erhetoek el az ertekek, ahol RR ill RD az nem feltetlen 0..15 kozott van hanem lehet hogy csak 12..15 (ADIW) illetve 13, 14, 15 (indexeles). A writeback agban pedig a 16-bites visszairasok (index leptetesek, ADIW/SBIW, MOVW, MUL tarolasok) igy sima GPR[RW] <= ... beirasok lesznek, mig a 8-bites esetben also/felso byte-ra valik szet:

        if ( Rw[0] )
                GPR[Rw[4:1]][15:8] <= R;
        else
                GPR[Rw[4:1]][7:0] <= R;

Mar csak ezzel a kis par soros atirassal/cserevel/trukkel a timing analysis szerint a maximalis orajel-frekvencia a korabbi ~32-33MHz-rol mar majdnem ~40Mhz korulire ment fel es az LC-k szama is szamottevoen csokkent (a teljes SoC ~2930-as igenye lement ~2710-re). Tanulsag 1: lenyegeben mar az hogy a 16-bites regisztereket csak mint "szomszedos regiszterek" es csak "aligned" modon lehet elerni az mar ennyit segit. Tanulsag 2: a critical path meg mindig a pipeline stage 2 (execute-writeback) lepeseben van. 

Node hogyan tovabb az EBR-ek iranya fele. EBR(ek)bol osszerakott, 2 read + 1 write portos szinkron memoriamodulokat akkor tudunk hasznalni barmire is, ha a) egy ciklusban maximum ket CPU-regisztert szedunk ki ebbol, b) egy ciklusban maximum egy CPU-regisztert irunk vissza es c) az irasi es olvasasi ciklusok orajele elott ismerjuk hogy melyik ez a ket kiolvasando regiszter. Az a) es b) feltetel az mar a gombaramkorben is hellyel-kozzel adott volt, csak arra kell figyelni hogy az LD rxx, [Z+] jellegu vayg LPM rxx, [Z+] jellegu, egyebkent ket vagy tobb orajeles utasitasok kulonbozo orajel-ciklusokban irjak vissza az inkrementalt/dekrementalt indexet illetve az rxx ertekeit. 

Barhogyis, ha a fenti feltetelek teljesulnek akkor a szintezis soran "illene" eszrevenni azt hogy az egesz regiszter-kupac letrehozhato egy (vagyis, a dual read port miatt ketto) EBR-bol. Elso kozelitesben a Yosys (0.23) ezt a c) feltetelt nem vette eszre magatol, azonban a stage 1 (decode) agban nehany joliranyzott wire [4:0] illetve az if else if else if ... else agak egyszerusitese utan egyszercsak... egyszercsak eszrevette. Azaz nem volt szukseg konkretan egy EBR-nek megfelelo module letrehozasa, eleg volt csak a fenti harom feltetelre figyelni, plusz egy kis rasegites. Lenyeg a lenyeg, hogy ekkor a korabbi ~2710-rol lesett ~2030-ra a SoC LC igenye, ehelyett megjelent a ket EBR (ICESTORM_RAM) a Device utilisation listaban, valamint a maximalis orajel felment ~40MHz-rol ~55MHz-re. Azt mondjuk erdemes megnezni hogy a 2710 -> 2030-as csokkenesbol ugye 256-ot elvitt a 32x8 (vagyis 16x16) bitnyi regiszter maga, a maradek ~420 pedig ez a sok 32:1 vagyis 16:1 ill azt koveto 2:1 multiplexer (illetve a beirashoz szukseges enable-t meghajto demultiplexer logika). Ez ugy nagyjabol realis is, 16:1 multplexereket 4-to-1 LUT-okbol nagyjabol ennyire lehet osszesuriteni, ugyhogy tulajdonkeppen ez igy jo. Tehat, tanulsag 3: erdekes lenne megnezni hogy mas logic synthesis tool (pl Vivado) mikor kezdi el eszrevenni azt hogy EBR-ekbol osszehozhato a register file, esetleg megnezni egy ujabb Yosys verziot, hatha az mar korabban kiszurja... meg ilyesmi. Meg ugye az hogy egyatalan nem kell kezzel megcsinalni a register file-t mind egy onallo module, hanem nyugodtan lehet hasznalni a synthesis tool-t arra hogy eszrevegye a... most mondanank hogy nyilvanvalot, de azert annyira megsem nyilvanvalot. Kis rasegites nem art.

Vegkonkluzio: meg mindig nincs, folyt. kov. Mindenesetre az I/O portok rendbetetele elotti ~28MHz-s maximalis orajel az gyakorlatilag mar eme ket dolog hatasara megketszerezodott. Ami vegsosoron nem baj.

[1] Kicsit ahhoz hasonlatosan mintha a 8086 eseteben az AX/CX/DX/BX regiszterekre csak nehany muvelet (pl konstans-osszadas/kivonas, indexeles) lenne elerheto, minden masra (bit-logikara, elagazasokra, altalanos aritmetikara, memoria irast-olvasasra) meg csak az  AL/CL/... regiszterek lennenek hasznalhatoak.