Rendben van, csak arra bátorkodtam felhívni a figyelmet, hogy láttunk már karón varjút. FPGA-val valós hardver szimulációjának buktatóiról kb 1 tele oldalt tudnék ide írni, és akkor még csak pontokba szedve foglalnám össze, hogy melyik fajta szimuláció milyen szintű (adott FPGA-ra optimalizált HDL, vagy már kapu-szinten végleges ASIC-nak megfelelően szintetizált, ciklus- és időzítéshelyes vagy nem) és milyen szempontokból problémás a végső ASIC teljesítményét az adott szinten szimulált eredmények alapján megjósolni. Sajnos ez nem olyan egyszerű, hogy lineárisan felszorzom az eredményt a végső késztermék órajele / szimulált rendszer órajele arányában.
Amit nagyon nehéz szimulálni, nagyon pontatlanul előrejelezhető, az a power management. Márpedig manapság ezen áll vagy bukik kb minden, az IC-nek bele kell férnie egy fogyasztási keretbe és be kell osztania az energiát a pillanatnyi terhelés függvényében. Hiába tudhatnak a mai gyártástechnológia mellett a magok fizikailag akár 6-7 GHz-en is menni, ha valós terhelés mellett 1ms után már le kell skálázniuk magukat mondjuk 3.5GHz-re. Amíg a tényleges lapka nincs legyártva, addig ezek csak találgatások, így a várható teljesítmény is csak egy - általában elég optimista - hasraütéses extrapoláció.