Ah, igen. Ha igen ennyire valtozatosak es/vagy kulonbozo igenyuek ezek a periferiak, akkor sztem hosszutavon nem usznank meg a clock domain-ek osszeilleszteset. Foleg hogy az sem feltetlen opcio hogy mondjuk peldaul (konkretan ebben a hardver-felallasban amin tesztelek) 48MHz-n menne az egyetlen clock es csak minden 4ik orajelre van egy CE=1 allapot: mert attol meg a processzoron beluli critical parth az tul hosszu marad ehhez (most olyan 24MHz-re huzhato biztonsaggal). Viszont a dmem_* buszon levo wait state lehetoseg mar segit(het)i ezt az illesztest.
Igazsag szerint nincs nincs annyi konkret tapasztalatom ezen a SoC szinten clock domain illesztesre, de pont a dmem_* wait state miatt tervezem kiprobalni hamarost azt hogy az FPGA configuration NOR flash-t belelapozom az AVR memoriajaba, igy kiserletezes cimszo alatt. Es akkor a flash SPI clockja az mondjuk jarhat 40MHz-n (80MHz core clock + /2 prescaler), az azt jelenti hogy egy byte effektiven 5MHz-nak megfelelo ido alatt kiolvashato. Azaz egy 12MHz-s CPU 2-3 orajel alatt azert megkapja (es ha van par byte prefetch/cache, akkor akar 1 cycle alatt is, ha meg cimezni kell meg elotte akkor azert 10-12 orajel is kell a legelso byte-hoz). Szoval kiserletnek pont jo lesz.