Slice foglaltság 120%.
Nade az az érdekes, hogy ez a szintézis után volt. Még lenne helye a trükközésnek (pl. blokk ram-ba simán pakolhatna LUT helyett, ugyanis ram maradt dögivel). Szóval ha rittyentenék köré valami egyszerű logikát, akkor akár még bele is férhetne az FPGA-ba a map fázisban (megjegyzem, tanulságos volt úgy map-pelni, hogy nem volt egy LOC-constraintem sem. Úgy kioptimalizálta a teljes logikát, mint a pinty :-) ). De semmire se lehetne használni. Elszomorító :(.