A ZX spectrumnál az ULA még le is állítja olykor a CPU órajelét, ezzel orvosolva a DMA hiányát.
Ezek erdekes megoldasok. Most pont az elmult hetekben, FPGA-s soft CPU-k kapcsan nezegettuk egy kollegaval azt a temat hogy rendes szinkron "wait cycle" helyett effele orajel lelassitassal (es/vagy egy oraciklus kihagyasaval) varja be a CPU ha valami kulso eszkoz nem elerheto es/vagy arbitration jellegu dolog merulne fel. Aztan az lett a konkluzio hogy ezek (pl wired OR/AND bemenetek a CLK-ra, meg hasonlo trukkok) meg egy alapesetben jol szimulalhato FPGA-s rendszerben is, hat, nem epp a legstabilabbak. Szoval ha hardveresen van osszedrotozva, akkor tenyleg nem kizart hogy idovel valami annyira kiesik a szinkronbol hogy instabilla valik az egesz. Nyilvan ehhez jobban ismerni kellene azt hogy konkretan _mit_ is jelent ez a "megallitjuk az orajelet" megoldas, lehetnek-e a clock-ban valamifele tuskek, vagy van-e valami szekvencialis kozbelso halozat, vagy igy hogy megy az egesz...
Szerencsére ez a PRIMO esetében nincs. De a PRIMO-nál is lehet konfliktus a VIDEO és a CPU között közös memóriaelérés esetén.
Igen, ekkor az a kerdes hogy ki nyeri a versenyt. Ha az arbitrer azt mondja hogy a video nyer, akkor a CPU-ba kell wait cycle (van?), ha CPU nyer, akkor a video mit csinal addig? Ha meg mindketto nyer, akkor valami buszt, 2en is meghajtanak egyszerre, az meg nem jo az almoskonyv szerint.